CoreGeneratorの使い方

CoreGeneratorの使い方 †

$ source /home/cad/xilinx/ISE-8.2/settings.csh †

パスの設定などが行われる模様。 alias に登録することを推奨します。

$ source /home/vdec/script/.setup_vdec.sh †

$ coregen †

コアジェネの起動。 GUIが起動してくるはず…。

Ctrl + N †

新しいプロジェクトを作る。 適当な名前と場所を選択して次へ。

Part タブ †

「Select the Part for the Project:」と表示されているはず。

ここでは使用するFPGAの種類、スピードグレードを選択。 例えば、

• spartan3
• xc3s200
• ff256
• -4

などと選択する。次にGenerationタブをクリック。

Generation タブ †

Flow:

• Custom Output Products

を選択。

Flow Settings:

• Vendor : Cadence

Simulation Files:

• structual, Verilogにチェック

そしてOK。

一度プロジェクトを作成した後は、オプション-pを使うと便利

$ coregen -p prj.cgp

Coregenerator で出力されるファイル †

Coregeneratorで出力されるファイルは例として以下の物があげられる。

• EDIFファイル( .edn または .ngc、これらは選択可能)
  • ネットリスト(論理合成されたデザインファイル)
• verilog Template File (.veo)
• verilogファイル( .v)
  • .vファイル中に記述されたインスタンスは.veoファイル中にあるらしい。こいつらは合成できないので、合成時にはネットリストを利用するとよい。