verilogで書いたモジュールのテストベンチの一部を自動作成するperl。
$perl testWrite.pl getDQM.v ...しかし大変buggyなのでもう少し改良せねば、、、
任意のサイズのFIFOを作ってくれるRuby。
$ruby fifoGenerator.rb Valid信号とか、data_countも入れられるといいなと思う。 最初からparameter使えばお終いな話だけどね。
もっともお勧めであるとされる加算器APPNAジェネレータ。
$perl appna.pl APPNAはCarry Look Aheadよりいい!だとか。誰か僕に詳しくAPPNAを教えてよぅ。
SPARTAN3ANを使ったメモリアクセス回路、8バースト。
非同期リセットを使った回路でやったらクリティカルパス18.5ns程度。 今回は同期リセットを使った回路でクリティカルパス16.5ns程度。 Xilinx FPGAが同期リセットに適していると聞いたけども本当かな?教えて偉い人…。