■CTS

配置の段階では、時間制約を満たすようにスタセルを置いた。このとき、FF へのクロック供給のタイミングは保証されていない。単にそのまま配線を行うと、ある FF へ届くクロックは早く、別の FF へは遅く届くなどといったことが起きてしまう。
そこで、各 FF へのクロックが届くタイミングをちゃんと揃えるよう、Buffer 等を入れて調製するのが Clock Tree Synthesis = CTS である。
HOLD/SETUP violation 等をキーワードに教科書とか VDEC のチュートリアルとか調べれば色々詳しいことも載ってます。
./scripts/cts.tcl