SLDグループ紹介

〜超低電力アクセラレータ〜

SLDのブロック図

SLDとは

SDL(Silent Large Datapath)は、現在盛んに研究されるようになった動的リコンフィギャラブルプロセッサ（DRPA）の次世代アーキテクチャとなるべく設計された低電力なメディア処理向けアクセラレータです。

SLDは徹底的な低電力化の為に様々な技術を適用します。また、その効果を最大限に発揮できるよう、本体を次に示す３つのモジュールに分けています。まずデータフローを制御するコントローラ部分、次に実演算を行うPEアレイ部、最後にデータを保存するメモリ部です。

コントローラは、データメモリとPEアレイ間のデータフローを制御します。これにより順序回路の実現に必要なデータアクセスのタイミング制御を行います。

PEアレイは動的な再構成をせず、組合せ回路で実現し、他のモジュールとは分離した電源をもちます。一般的なDRPAとは異なりPEアレイからレジスタを排除しています、そのために電圧制御を行っても正常に動作します。

データメモリはPEアレイには分散させず、一箇所で集中管理します。

SLDのPEアレイは、DRPAとは異なり毎クロックの再構成を行わず、アプリケーション毎の再構成とすることで、再構成にかかる電力を削減しています。また、PEアレイの電源はコントローラ部、メモリ部とは分離しており、実演算にかかる電力の削減を可能にします。

コントローラのスループットがPEアレイでの演算時間より遅い場合、PEアレイへの供給電圧を下げることでPEアレイでの演算時間のバランスをとるとともに、性能に悪影響を与えることなく実演算にかかる電力を削減します。

逆にPEアレイでの演算時間が長い場合は、PEアレイをウェーブパイプライン的に使うことでパフォーマンスの向上を図ります。

他にも、PEアレイを完全なる組合せ回路とすることで、クロックツリーをメモリとコントローラに集約することで大域的なクロックゲーティングを実現します。

以上のような思想に基づき設計されたのがSLDです。動的な再構成をしないから Silent 、それによる性能の悪化や搭載可能なアプリケーションの低下を回避するためにある程度大きなPEアレイを用意するのでLarge Datapathというわけです。

 

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muccra@am.ics.keio.ac.jp