![[PukiWiki]](image/pukiwiki.png "[PukiWiki]")
#author("2026-01-21T22:49:49+00:00","","") http://dateram.com/index2216.html http://dateram.com/index2217.html http://dateram.com/index2218.html http://dateram.com/index2218.html http://dateram.com/index2218.html http://dateram.com/index2221.html http://dateram.com/index2222.html http://dateram.com/index2223.html http://dateram.com/index2224.html http://dateram.com/index2225.html http://dateram.com/index2226.html* CoreGeneratorの使い方 [#ca648c09] #author("2026-01-21T22:50:03+00:00","","") CoreGeneratorの使い方 [#ca648c09] ** $ source /home/cad/xilinx/ISE-8.2/settings.csh [#vfcb413a] パスの設定などが行われる模様。 alias に登録することを推奨します。 ** $ source /home/vdec/script/.setup_vdec.sh [#q3dfc426] ** $ coregen [#pb9037f3] コアジェネの起動。 GUIが起動してくるはず…。 ** Ctrl + N [#c5262f18] 新しいプロジェクトを作る。 適当な名前と場所を選択して次へ。 ** Part タブ [#za7a01ce] 「Select the Part for the Project:」と表示されているはず。 ここでは使用するFPGAの種類、スピードグレードを選択。 例えば、 - spartan3 - xc3s200 - ff256 - -4 などと選択する。次にGenerationタブをクリック。 ** Generation タブ [#ndbf57f1] Flow: - Custom Output Products を選択。 Flow Settings: - Vendor : Cadence Simulation Files: - structual, Verilogにチェック そしてOK。 一度プロジェクトを作成した後は、オプション-pを使うと便利 $ coregen -p prj.cgp ** Coregenerator で出力されるファイル [#b5ade947] Coregeneratorで出力されるファイルは例として以下の物があげられる。 -EDIFファイル( .edn または .ngc、これらは選択可能) --ネットリスト(論理合成されたデザインファイル) -verilog Template File (.veo) -verilogファイル( .v) --.vファイル中に記述されたインスタンスは.veoファイル中にあるらしい。こいつらは合成できないので、合成時にはネットリストを利用するとよい。
