Verilog Modification Log
Verilog記述の修正
verilogで書いたMAPLEのソースに修正を加える。
バグ取り
仕様の変更
Synopsysの合成を見据えて
美の追及(合成もうまくいくことが多い)
というのがその主な理由でしょう。
SNaN と QNaN の表記を変える
Parallel case と Full case を使う
一歩前へ
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Takahiro Kawaguchi
kawaguti@am.ics.keio.ac.jp
Last modified: September 21 , 1998