Club Layout tapeout_enter

tapeout_enter:astro_memo

2010-04-17T11:31:14+00:00

用語集 * tfファイル: テクノロジファイルというらしい．正体は不明． * TLU, TLU+: 寄生RCを評価するためのルックアップテーブル(LUT)．TLUは容量のみ，TLU+は容量と抵抗のルックアップテーブルを持つ． * tdfファイル: top design format．ピンの位置やサイズを決める． * ITFファイル: Interconnect Technology Format．名前は分かったが，なんの意味なのかよくわからない．…

tapeout_enter:astro_qanda

2010-05-05T12:56:40+00:00

社長さま、ぶっちさま、 * Astroのデザインフローを残してもらいたいと思いますが、多分お二人は非常にあっさりとしたものを残してあとは勉強せい、ということになるのかと思います。しかし、今回、先輩後輩間の技術ギャップは大きく、これではとても伝承はできない、と思います。 * それでふんがが自分でPOCOPをレイアウトしてみて、疑問点を質問する、という形式で、まずは基本技術の伝承をお願いしたいです。もちろん、これ以外にもお二人にはドキュメントを期待します。 * 以下、答えていただけるとすごく嬉しいです。デザインフローは、どちらかというと社長のに基づいています。scriptsファイルは~hunga/verilog/f65/pr/scriptsにあります。 * まずはマクロPOCOPのフローです。フロー自体にも問題があったらご指摘下さい。また、コメントがおかしかったら突っこんで下さいませ。…

tapeout_enter:astro_variables

2013-07-05T08:38:46+00:00

* design_name デザイン名 * core_height コアの高さ * core_width コアの幅 * cell_height セルの高さ = core_height + core_to_top + core_to_bottom * cell_width セルの幅 = core_width + core_to_left + core_to_right * core_to_top 0.9 * core_to_bottom 0.9 * core_to_left 0.9 * core_to_right 0.9

tapeout_enter:counter8_astro

2010-05-05T13:28:14+00:00

レイアウトサイズの設定 Design Compilerによるレポートが， Total cell area: 3969.000000 Total area: undefined だったので，100×60くらいで設定． set core_width 100.0 set core_height 60.0

tapeout_enter:counter8_icc

2010-05-10T09:38:27+00:00

利用したVerilog-HDLファイルは，異常なまでに単純である． module COUNTER8( CLK, RST_N, COUNTER_OUT ); input CLK, RST_N; output [ 7: 0] COUNTER_OUT; reg [ 7: 0] COUNTER_OUT; always @ ( posedge CLK or negedge RST_N ) begin if( RST_N == 1'b0 ) begin COUNTER_OUT <= 8'h0; end else begin COUNTER_OUT <= COUNTER_OUT + 8'h1; end end endmodule // COUNTER8…

tapeout_enter:design_compiler_memo

2013-07-05T08:38:46+00:00

用語説明 * ddc : SYNOPSYS DC database format (???) * sdc : SYNOPSYS Design Constraints format * sdf : Standard Delay Format バッチファイルを作りdc_shellにてバッチ処理を行う． GUIは，回路図の確認や試しの合成用と考える．合成は，間違いなく実行するため，標準スクリプトを各種用意する．

tapeout_enter:f65_icc_test

2010-08-29T01:28:59+00:00

はじめにふんがさん作POCOPデザインフローをそっくりそのまま(ちょっと変更しているところもあるかも) 自分でやってみたので, 役に立たないかもしれませんが, 一応ここに残しておきます.

tapeout_enter:high_hsim

2012-02-06T04:30:24+00:00

HSIMシミュレーションここでは，2入力1出力のNANDを対象に，HSIMシミュレーションをすることを仮定する． % hsim nand.sp と実行することで，hsimシミュレーションができる．ふんが研環境下では，

tapeout_enter:icc_memo

2013-07-05T08:38:46+00:00

define_name_rules デザインの命名ルールを設定する． define_name_rules verilog -allowed "A-Z0-9_"

tapeout_enter:pocop

2013-07-05T08:38:46+00:00

tapeout_enter:tapeout_read_first

2013-07-05T08:38:46+00:00

$ source ~/.setup_vdec.sh $ sold

tapeout_enter:tcl_buildin

2013-07-05T08:38:46+00:00

lappend いくつかの変数を結合してひとつのリストにする

tapeout_enter:upf

2012-01-13T02:38:28+00:00

* Unified Power Formatによる記述とDesign Compiler、IC Compiler上で使用する際のメモ * シフタを実装例に取る　高速ライブラリ：CS203SN * 無理矢理多電力ドメインにするため、以下のように意味のないwrapperを設ける

tapeout_enter:wiki_test

2010-08-29T02:55:03+00:00

wikiでの文章の書き方になれていない方向けの練習用のページです. 好きに編集してくださって結構でございます. Test Test Test Test Test Test. Some Code will be written here.... Test Test Test Test Test Test.