Hennessy & Patterson  Computer Architecture 6th Ed.は2019年9月、日本語翻訳版が発売されました。

ここでは、翻訳時に発見された原著のバグを公開します。他にも見つけた方、情報がある方は、hunga at am.ics.keio.ac.jpにメールをいただければ幸いです。翻訳本に名前を入れて感謝いたします。

6版原著の問題点

翻訳についての議論

ヘネパタの紹介

J.L.Hennessy, D.A.Patterson著Computer Architecture, A Quantitative Approach、通称ヘネパタは1990年に第１版が出版されて依頼、姉妹編であるD.A.Patterson, J.L.Hennessy, Computer Organization & Design（パタヘネ）とともに、30年近く、コンピュータ関係者の間で親しまれています。しかし、この本はやたらと厚くて値段も張る上、通して読むのが難しく、誤解されていることが多いです。

以下、5版に引き続きヘネパタに関する誤解をヘネパタ風に明らかにしたいと思います。

誤った考え：ヘネパタはコンピュータのアーキテクチャをやさしく、わかりやすく解説した名著である。

ヘネパタとパタヘネの役割分担がはっきりしていなかった第１版では、上記の記述は正しかった。

しかし、入門書としてパタヘネが出版された後、ヘネパタの第３版以降はコンピュータアーキテクチャの専門書としての役割を担うようになった。現在のヘネパタは、高度な専門書であり、他の高額分野の専門書が難しいのと同じレベルで難しく、スラスラ読めるような代物ではない。

コンピュータには２つの側面がある。コンピュータの動作原理はEDSAC、EDVAC以来一貫してプログラム格納型であり、この動作自体は簡単である。パイプライン、マルチコア、命令レベル並列処理、SIMDなど、どれも原理は簡単で、わかりやすく説明することができる。一方で、現在、世界中のPCで使われているx86アーキテクチャのCPUは、おそらく人間がかつて作ったものの中でもっとも複雑怪奇な構造物である。パタヘネがどちらかというと前者の側面を見ているのに対して、ヘネパタは、校舎の側面、すなわち、選り抜きの技術者100人以上掛かって開発してなおバグが出る代物に対して正面からアタックした書である。難しくないわけはない。しかし、このようなことを試みたテキストは他には存在しない。

落とし穴：ヘネパタの原文は読みやすいから読んでごらん、と言って学生に原著を渡す。

ヘネパタの第１版は、たしかに読みやすい文書がかなりの割合を締めていた。また、第６版にも読みやすく、わかりやすい文章が含まれている。しかし、解説する対象が難しくなると、それに対応して文章は長く、複雑になる。平均的な学部４年生がこれに取り組んだ場合、ひどく時間がかかった上に全く原文と違う解釈をしてしまう場合がある。輪講をする場合、時間をたっぷりとり、各部を正確に理解したかどうか確認して進める必要がある。

落とし穴：パタヘネを読まないでヘネパタを読む。

ヘネパタは、あくまでパタヘネを読んだ読者を対象に書かれている。パタヘネを読まずにヘネパタ本編を読んだ場合、何を言っているのか全くわからないだろう。では、付録を読んでから本編を読めばどうだろうか？付録は、ヘネパタがまだ入門書としての役割も担っていた第１版、第２版の記述が多く含まれているので、入門者が読んでもある程度理解することができる。それでも、わかりやすさという点では、パタヘネの方が付録より優れている。お勧めは、パタヘネを読んでからヘネパタを読み、それから理解を深めるために付録を読むことだ（もちろん十分時間がないとこんなことはできないが）。付録はパタヘネとは違う角度から解説してくれ、周辺、発展の情報を含んでおり、理解をさらに深めてくれる。

誤った考え：ヘネパタは第３版以降、プロセッサの図鑑になってしまっている。

「第３版以降も（多分）名著であることには変わりないのですが、版数を重ねるごとにコンピュータの図鑑のようになっていき、実際の設計という観点が薄まっていった感があるそうです。」この文はインターフェイス2011年7月号の「コラム１ヘネパタ本とは？」からの引用であるが、原著も訳本も読んでいない著者によるきじゅつであり、完全に誤った情報である。確かにヘネパタは、各章の「総合的実例」で実際のプロセッサ（今回の版ではIntel Core i7、ARM Cortex-A8など）についての記述を多く含んでいるが、これは解説したそれぞれのアーキテクチャ上の技術の実現例として個々のプロセッサを分析したものであり、プロセッサ自体を紹介したものではない。逆に言うとヘネパタはプロセッサの図鑑ではないので、これを読んでもIntel Core i7なりARM Cortex-A8の全体像がわかるわけではない。

落とし穴：最新の版を読まずに、以前のどこかの版を読んで、ヘネパタを読んだ気になる。

5版と6版の差を考えてもわかるが、ヘネパタは、版が違うと大幅に内容が違う。6版では、MIPSをRISC-Vに切り替えたため、付録を含め全面的に書き直しが行われている。特に7章は全く新しい内容である。コンピュータアーキテクチャの専門家は新しい版が出たら、基本的に別の本と考えて読む必要がある。残念なことに年を取って偉くなった先生や技術者ほど分厚い本を読む時間がなくなってしまうのだが、昔の版でヘネパタを語っても、それは別の本のことを語っていることになる。

コメント・誤植修正

hlab 2019/05/01 17:54

p.55 1.10の 7行目　PowerEdge R710　→　PowerEdge R730

12行目　PowerEdge C630　→　PowerEdge R630

p.56 1行目　PowerEdge 630　→　PowerEdge R630

Figure 1.20 5版のFigure 1.18がそのまま掲載されており、本文、評価結果と一致しません。翻訳版ではElsevier社から入手したデータを利用予定です。

hlab 2019/05/04 10:43

B-65 Figure B.33 (problem B.12)　→　(problem B.13)

B-65 B.14の最後の/は不要

C-12 下から5行目　WAR　→　WAW

C-53 24行目　thepast　→　the past

C-61 Figure C.42のキャプション　文章になっていないが、たぶん途中のInitiation Intervals for the FP operationsがダブっている。

hlab 2019/07/03 21:40

p.415 addi x2, R0, #1　→　addi x2, x0, 1 上の例と下の例で2箇所同じミスがある。

p.417 addi x2, R0, #1　→　addi x2, x0, 1  同じミス

伊藤光平君の指摘による

hlab 2019/07/03 21:43

p.456 5.15 AとBの初期値は0とあるので、このプログラムはコンシステンシィモデルに関わらず、両方のプロセッサともにWhile文で無限ループしてしまう。

伊藤光平君の指摘による。

hlab 2019/07/03 21:44

p.460 5.28のプログラムの最後の行の「;」がない。

伊藤光平君の指摘による。

hlab 2019/07/15 18:31

p.543 Figure 7.3 の 4. Smaller data sizeの行のTPU, Catapultの「8-Bit」は「8-bit」が正確な表現

hlab 2021/05/07 10:43

表2.24の脚注　オンブロッキング　→　ノンブロッキング

瀧下君が輪講中に見つけた。